作者MaxLJ (Spurs Go!Go!Go....!)
看板Electronics
標題[問題] rise/fall time 之相關性
時間Tue Dec 9 21:34:28 2008
請問各位高手，我在作oscillator模擬時，針對rise time和 fall time
有幾問題不解:
1.輸出端的負載(CL) 的值增加時，會造成rise(fall) time 之值變大(變慢)
這我是知道的，ex: CL:15 pF、rise:3ns / CL: 30 pF 、rise:5ns。
但若在相同負載，但隨著VDD增加時，rise time之值也會隨著增大，
請問是為何呢? 是因為drive level增加的原因嗎?
(rise time 皆以 10%~90% vdd 為基準)
2.輸出波形若 overshot嚴重，是否會影響到rise time 和 duty cycle(0.5vdd)?
而當rise time 和 fall time 之值不對稱時(ex: rt=2ns , ft=1.6ns)
是否也是影響duty cycle 無法趨近於 50%的原因呢?
感謝高手解答，謝謝
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 124.218.136.30
1F：→ pdaer:smith數位電路的部分似乎有講 12/09 21:42
2F：→ MaxLJ:感謝樓上，但我人在南部出差，手邊沒有課本也........... 12/09 21:44
3F：→ bighead319:MaxLJ，你不是說你超強的，要去MTK，怎麼會問這種問題? 12/09 22:55
4F：→ MaxLJ:樓上! 不用亂到這邊來吧 12/09 22:57
5F：→ bighead319:Tech_Job版的推文有啊，你去年被噓爆的大作我也有看呢 12/09 23:01
6F：→ bighead319:你2008/11/24那篇被噓到2X的推文你忘啦 12/09 23:03
7F：→ MaxLJ:我已經解釋過這個帳號為什麼會發那些文了，不要再煩我了好嗎 12/09 23:13
8F：推 pow:1.我想是電流固定的關係 2.看狀況 你的週期大小也很重要 12/09 23:26
10F：→ juc:這網頁有tp的公式 算出來的確是電壓小的比較快 但我也不知為何 12/15 17:51