作者MaxLJ (Spurs Go!Go!Go....!)
看板Electronics
标题[问题] rise/fall time 之相关性
时间Tue Dec 9 21:34:28 2008
请问各位高手，我在作oscillator模拟时，针对rise time和 fall time
有几问题不解:
1.输出端的负载(CL) 的值增加时，会造成rise(fall) time 之值变大(变慢)
这我是知道的，ex: CL:15 pF、rise:3ns / CL: 30 pF 、rise:5ns。
但若在相同负载，但随着VDD增加时，rise time之值也会随着增大，
请问是为何呢? 是因为drive level增加的原因吗?
(rise time 皆以 10%~90% vdd 为基准)
2.输出波形若 overshot严重，是否会影响到rise time 和 duty cycle(0.5vdd)?
而当rise time 和 fall time 之值不对称时(ex: rt=2ns , ft=1.6ns)
是否也是影响duty cycle 无法趋近於 50%的原因呢?
感谢高手解答，谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 124.218.136.30
1F：→ pdaer:smith数位电路的部分似乎有讲 12/09 21:42
2F：→ MaxLJ:感谢楼上，但我人在南部出差，手边没有课本也........... 12/09 21:44
3F：→ bighead319:MaxLJ，你不是说你超强的，要去MTK，怎麽会问这种问题? 12/09 22:55
4F：→ MaxLJ:楼上! 不用乱到这边来吧 12/09 22:57
5F：→ bighead319:Tech_Job版的推文有啊，你去年被嘘爆的大作我也有看呢 12/09 23:01
6F：→ bighead319:你2008/11/24那篇被嘘到2X的推文你忘啦 12/09 23:03
7F：→ MaxLJ:我已经解释过这个帐号为什麽会发那些文了，不要再烦我了好吗 12/09 23:13
8F：推 pow:1.我想是电流固定的关系 2.看状况 你的周期大小也很重要 12/09 23:26
10F：→ juc:这网页有tp的公式 算出来的确是电压小的比较快 但我也不知为何 12/15 17:51