※ 引述《opq77114 (歐匹哭)》之銘言： : 我想要用pspice模擬一個2 stage的放大電路 : 有用到PMOS跟NMOS 各需要設定L W M 3個參數 : 我想請問的是M這個參數是在做什麼用的 又會有什麼影響 : 因為放大電路中有用到current mirror : 但是我L W 甚至M都設一樣 可是卻沒辦法得到電流1比1的效果 : 一開始我把M都設2結果得到的電流只有電流源一半多一些 : 把M設為16就比較接近1比1了 : 再把其中一個M設為16另一個設20就約等於1比1 : 所以M好像有很大的影響 但是不是參數都設一樣就會有1比1的效果嗎 : 請板上的高手幫我解答一下 謝謝!! : 　 Io sat ↑ ╴╴╴╴╴╴╴╴ │ ╱ │ ╱edge of sat │ ∕ │ ∕ │ ∕ │∕tri └──────────── Vds 實際上Io-Vds大概像這樣 重點是，你的mirror端的vds一定不會跟source端的vds相同 這點尤其在先進製程的時候 你的head room都很小 常常要在edge of saturation掙扎求生存 要不然input mos的vgs會不夠就搞笑了 .13: vin bias: 0.6v vthn_0 = 300mv 自己看看就知道head room多小了 我自己在作的時候current source的vds常常在150~200mV（vds_sat要在120mV）\ 在這種邊緣地帶 抱歉，你的Io != Is 大概從0.7~0.9都可能 因為你是在作OP 所以你要先搞清楚你的input bias在哪 你的input mos多大，你能接受的Vss最低能到多少（假設你是PMOS INPUT） 高 NMOS INPUT 那在這個極限Vss在多留個一小段空間（凡事不要作死） 當作的current source 的Vds去試試看吧 然後就是去作一個current mirror，然後在output端接一個定電壓 （你上面得到的那個電壓值） 去看看結果怎麼樣吧 -- ◢ υ◣ 老伴啊，我們的孩子孵不出來耶… 、〝◢ ◣ 嗚…我沒問題啊！ ◢◣◢˙ ◣ 你到底吃了什麼？ ((◢ ﹊﹊﹊ ◥╯ 是台灣的問題… ◢◤ ◥ ◥ ◤ ╯ 〃◢◤◢◢◤◤◣◣ ◢◤◤ ╱◥ ◣ ●●● ◢ 〃 ◤ ▌◣◥◣◣ ◢▆ ◥◤ ╯ ◤ ◢ ◥#####●●●●######◤ ◥ ◥ ◥ ▆◣ ▂▃▁￡▃￡▁▂▃◥▁◣ ◣#############◢ ◢▁◣▂▁▃▁η▂η▁▃▁ ψcafelife --

※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.116.95.114