※ 引述《simonyoyo (yoyo)》之銘言： : 標題: [問題] 請問memory的power要怎麼估 : 時間: Fri Oct 31 13:15:54 2008 : : 請問一下高手們 : : 小弟想請教一下在做cell-based IC design時 : 要怎麼測memory的power呢 : 我在memory的.lib裡找到的值跟我用Design Compiler report_power的值 : 差很多耶 在來我把合成完後的netlist灌pattern下去用primepower去測的值又不一樣了 : : 有哪位先進可以告訴我要怎麼得到一個可靠的memory power值呢? : 謝謝 : : -- :

※ 發信站: 批踢踢實業坊(ptt.cc) : ◆ From: 140.115.71.111 : → sasako:dc測出來的power又不準，他合出來的東西都是參考.. 10/31 14:06 : → sasako:area power 看看就好 timing可以看一下.. 10/31 14:08 : → sasako:用pattern測power 那你的pattern要可以測到全部情形.. 10/31 14:10 : → sasako:才可以估個平均 依然也只是參考... 10/31 14:11 : → sasako:但我覺得memory應該都有guide line可以看吧 10/31 14:15 : → simonyoyo:有什麼guideline呢 memory的power一直都是很大的 10/31 23:07 : → simonyoyo:目前在想說把memory切很多小塊的看看會不會降整體chip 10/31 23:11 : → simonyoyo:的power 10/31 23:11 power is strongly depenent on vectors excitation, and relatively minor to the level of the power model between gate-level and transistor-level or polygon-level, in general. 所以沒有用patten 去測, 即便在同一環境都沒有太多的意義 但 pattens 的需求, 那就是 designer 自已需要評估 在 logic library內 (*.lib) 都有cell-based energy annotation general library 的 power model 相對嚴僅許多 (in a pin sense) PrimePower的 online doc. 內有提及, 相同的 excitations 以cell-level (total netlist, e.g., after CTS) 估測的量據 與transister-level e.g. nanosim 大約存在 5% 的誤差 因此在PnR 及 R,C back annotation 後的 power analysis 應該非常具參考價值\ 當然這決定於 level of detail and accuracy with which 1. the cells were characterized (models for powers), and 2. the analysis methodologies were used (event-based or statistical activity). 而在 memory compiler 產生的 lib 內的 memory power info. 相對鬆散(signal(pins)-based) , 不過我認為也具有某種程度的可參考性 有些人認為 cell-level based analysis 即便相對於 transistor based 例如 nanosim 等都存在不可忽略的誤差, 主要的原因在於 1. level of detail and accuracy of a library 2. 有沒有足夠的背景及能力操作這類複雜 EDAs 特別是2, 會用及會正確的使用及正確及有效率的使用是完全不同等級的問題 針對不同的估測環境 before cells pleacement and routing, i.e. R,C can't be extracted and back annotated, 這些未知的數據將以 wire-load model 先行預估, 因此比較這些數據是無意義的 另外 memory power 的確非常需要考量 他的opterating consumption 太大, 但若只是 steady power, 通常差 1~3個 order 所以設計上, in the sense of cell-level 同 functionality, designer 務必盡可能的最大化 total steady cycle 的數目 (非單一memory, 而是DUT所有的memory deselected 的數目) 所以細切 memory 有沒有用? 最簡單最基本的判別式就是: 經過細切後, 你的 total non-steady cycles 有沒有明顯的減少 同時細切 memory 造成 inefficient silicon issue, 若是在較先進製程, 如 .13 下, 就需要考量 leakage power增加的程度 cell-based design 不會太困難, 但必需具備這些基礎的設計考量 希望有解決您的問題, 有任何問題歡迎在提出討論 --

※ 發信站: 批踢踢實業坊(ptt.cc) ※ 編輯: colinshih 來自: 59.126.140.46 (11/03 23:45)