※ 引述《simonyoyo (yoyo)》之铭言： : 标题: [问题] 请问memory的power要怎麽估 : 时间: Fri Oct 31 13:15:54 2008 : : 请问一下高手们 : : 小弟想请教一下在做cell-based IC design时 : 要怎麽测memory的power呢 : 我在memory的.lib里找到的值跟我用Design Compiler report_power的值 : 差很多耶 在来我把合成完後的netlist灌pattern下去用primepower去测的值又不一样了 : : 有哪位先进可以告诉我要怎麽得到一个可靠的memory power值呢? : 谢谢 : : -- :

※ 发信站: 批踢踢实业坊(ptt.cc) : ◆ From: 140.115.71.111 : → sasako:dc测出来的power又不准，他合出来的东西都是参考.. 10/31 14:06 : → sasako:area power 看看就好 timing可以看一下.. 10/31 14:08 : → sasako:用pattern测power 那你的pattern要可以测到全部情形.. 10/31 14:10 : → sasako:才可以估个平均 依然也只是参考... 10/31 14:11 : → sasako:但我觉得memory应该都有guide line可以看吧 10/31 14:15 : → simonyoyo:有什麽guideline呢 memory的power一直都是很大的 10/31 23:07 : → simonyoyo:目前在想说把memory切很多小块的看看会不会降整体chip 10/31 23:11 : → simonyoyo:的power 10/31 23:11 power is strongly depenent on vectors excitation, and relatively minor to the level of the power model between gate-level and transistor-level or polygon-level, in general. 所以没有用patten 去测, 即便在同一环境都没有太多的意义 但 pattens 的需求, 那就是 designer 自已需要评估 在 logic library内 (*.lib) 都有cell-based energy annotation general library 的 power model 相对严仅许多 (in a pin sense) PrimePower的 online doc. 内有提及, 相同的 excitations 以cell-level (total netlist, e.g., after CTS) 估测的量据 与transister-level e.g. nanosim 大约存在 5% 的误差 因此在PnR 及 R,C back annotation 後的 power analysis 应该非常具参考价值\ 当然这决定於 level of detail and accuracy with which 1. the cells were characterized (models for powers), and 2. the analysis methodologies were used (event-based or statistical activity). 而在 memory compiler 产生的 lib 内的 memory power info. 相对松散(signal(pins)-based) , 不过我认为也具有某种程度的可参考性 有些人认为 cell-level based analysis 即便相对於 transistor based 例如 nanosim 等都存在不可忽略的误差, 主要的原因在於 1. level of detail and accuracy of a library 2. 有没有足够的背景及能力操作这类复杂 EDAs 特别是2, 会用及会正确的使用及正确及有效率的使用是完全不同等级的问题 针对不同的估测环境 before cells pleacement and routing, i.e. R,C can't be extracted and back annotated, 这些未知的数据将以 wire-load model 先行预估, 因此比较这些数据是无意义的 另外 memory power 的确非常需要考量 他的opterating consumption 太大, 但若只是 steady power, 通常差 1~3个 order 所以设计上, in the sense of cell-level 同 functionality, designer 务必尽可能的最大化 total steady cycle 的数目 (非单一memory, 而是DUT所有的memory deselected 的数目) 所以细切 memory 有没有用? 最简单最基本的判别式就是: 经过细切後, 你的 total non-steady cycles 有没有明显的减少 同时细切 memory 造成 inefficient silicon issue, 若是在较先进制程, 如 .13 下, 就需要考量 leakage power增加的程度 cell-based design 不会太困难, 但必需具备这些基础的设计考量 希望有解决您的问题, 有任何问题欢迎在提出讨论 --

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