作者promagicman (雨天後的彩虹)
看板Electronics
標題[問題]請教Verilog 語法
時間Thu Oct 23 21:44:55 2008
最近看到書上這個例題的其中一個段落：
genvar i;
generate for(i=0;i<n;i=i+1) begin:block1
if(~)
assign example1 = ~~~~~ ;
else
assign example2 = ~~~~~ ;
end endgenerate
PS: ~~~~ = 略
key in 完後
HDL compiler 警告 conditionlity generate item 一定要在 named blok 內
指assign 這行敘述一定要在 named block 內
可是已經設好了 begin:block1 不是嗎?
還是這種寫法根本是不行的?
困惑中，請有經驗的幫忙解答
THX ^ ^
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◆ From: 203.70.88.135
1F：推 bighead319:這樣寫可以合成嗎 ? 可以的話tool會怎麼合? 10/23 22:51
2F：→ tkhan:哪一本書可以介紹一下嗎？.. 10/24 00:28