作者promagicman (雨天後的彩虹)
看板Electronics
标题[问题]请教Verilog 语法
时间Thu Oct 23 21:44:55 2008
最近看到书上这个例题的其中一个段落：
genvar i;
generate for(i=0;i<n;i=i+1) begin:block1
if(~)
assign example1 = ~~~~~ ;
else
assign example2 = ~~~~~ ;
end endgenerate
PS: ~~~~ = 略
key in 完後
HDL compiler 警告 conditionlity generate item 一定要在 named blok 内
指assign 这行叙述一定要在 named block 内
可是已经设好了 begin:block1 不是吗?
还是这种写法根本是不行的?
困惑中，请有经验的帮忙解答
THX ^ ^
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◆ From: 203.70.88.135
1F：推 bighead319:这样写可以合成吗 ? 可以的话tool会怎麽合? 10/23 22:51
2F：→ tkhan:哪一本书可以介绍一下吗？.. 10/24 00:28