作者caima (再也沒有刻骨銘心)
看板Electronics
標題[問題] 想請問有關量測leakage方面的問題
時間Thu Aug 14 03:26:40 2008
最近我在作分析量測leakage上遇到的瓶頸，就是不知道該怎麼樣得知leakage
我目前的想法是從兩方面下手
1.從製程檔裡下手：我是使用umc 90nm製程，
不知道在此製程中有無提供什麼model或指令可以量測leakage呢？
我看了一下UMC的文件但沒提到.不知道有沒有了解的人可以分享經驗呢？
2.從hspice裡下手：想法是，是否可以用某hspice中的指令，得知某mos在靜態時，
由gate端流出的電流來當作是gate leakage，由source到drain之間所流過的電流當作是
sub-streshold leakage。不知道方法2這樣是否可行，以及是否有相關指令可以使用呢？
謝謝指教了
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◆ From: 140.120.15.58
※ 編輯: caima 來自: 140.120.15.58 (08/14 03:27)
1F：→ pow:我也不清楚 但我知道你的第二點是假設model有包含leakage 08/14 03:41
2F：→ pow:而且還假設model有準 （我猜是不可能） 08/14 03:41
3F：推 deathcustom:tsmc的model裡面，有個tt_g/ff_g這類的，就是包含gate 08/14 05:17
4F：推 deathcustom:電流的模型，在0.13um還算準，至於90nm...沒用過XD 08/14 05:18
5F：推 deathcustom:據朋友說，65nm、45nm那種的，只能參考用了 08/14 05:18
6F：推 ckl12345:您說的是計算,不是量測吧 08/14 06:24
7F：→ caima:我比較想知道的是量測leakage的結果.不知道有什麼方法 08/14 16:04
8F：推 ckl12345:量測的話,可以關掉所有的 clock,只給power,量input電流 08/14 21:01
9F：→ caima:嗯.但若依樓上的方法的話.所測出來的power消耗不就無法區分 08/14 22:23
10F：→ caima:是gate leakage或subtreshold leakage 08/14 22:23
11F：→ caima:以及無法測一個cell內的單一mos的囉? 08/14 22:24
12F：推 deathcustom:你說的應該是在spice/cadence模擬Ig吧= =...... 08/15 04:12
13F：推 deathcustom:這種的話就在Cadence Spectre跑dc，然後print 08/15 04:13
14F：推 deathcustom:operation point，點你要看的那顆MOS 08/15 04:13