作者caima (再也没有刻骨铭心)
看板Electronics
标题[问题] 想请问有关量测leakage方面的问题
时间Thu Aug 14 03:26:40 2008
最近我在作分析量测leakage上遇到的瓶颈，就是不知道该怎麽样得知leakage
我目前的想法是从两方面下手
1.从制程档里下手：我是使用umc 90nm制程，
不知道在此制程中有无提供什麽model或指令可以量测leakage呢？
我看了一下UMC的文件但没提到.不知道有没有了解的人可以分享经验呢？
2.从hspice里下手：想法是，是否可以用某hspice中的指令，得知某mos在静态时，
由gate端流出的电流来当作是gate leakage，由source到drain之间所流过的电流当作是
sub-streshold leakage。不知道方法2这样是否可行，以及是否有相关指令可以使用呢？
谢谢指教了
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◆ From: 140.120.15.58
※ 编辑: caima 来自: 140.120.15.58 (08/14 03:27)
1F：→ pow:我也不清楚 但我知道你的第二点是假设model有包含leakage 08/14 03:41
2F：→ pow:而且还假设model有准 （我猜是不可能） 08/14 03:41
3F：推 deathcustom:tsmc的model里面，有个tt_g/ff_g这类的，就是包含gate 08/14 05:17
4F：推 deathcustom:电流的模型，在0.13um还算准，至於90nm...没用过XD 08/14 05:18
5F：推 deathcustom:据朋友说，65nm、45nm那种的，只能参考用了 08/14 05:18
6F：推 ckl12345:您说的是计算,不是量测吧 08/14 06:24
7F：→ caima:我比较想知道的是量测leakage的结果.不知道有什麽方法 08/14 16:04
8F：推 ckl12345:量测的话,可以关掉所有的 clock,只给power,量input电流 08/14 21:01
9F：→ caima:嗯.但若依楼上的方法的话.所测出来的power消耗不就无法区分 08/14 22:23
10F：→ caima:是gate leakage或subtreshold leakage 08/14 22:23
11F：→ caima:以及无法测一个cell内的单一mos的罗? 08/14 22:24
12F：推 deathcustom:你说的应该是在spice/cadence模拟Ig吧= =...... 08/15 04:12
13F：推 deathcustom:这种的话就在Cadence Spectre跑dc，然後print 08/15 04:13
14F：推 deathcustom:operation point，点你要看的那颗MOS 08/15 04:13