: 你常說的RTL, 你也說你寫RTL , 但請問你知不知道什麼叫 RTL : 什麼是 RTL h/w description 的精神? : 什麼叫 RTL? : "register transfer" level : 在這 abstraction of description 內, 我們只在乎 clock sampling 的行為 : 換言之就是 register 如何 transfer, 中間的計算完全不被描述 : RTL不處理 cycle 內的行為, 請問不處理的事, 如何描述? : 不能描述如何請RTL synthesizer 處理? : 所以我很好奇怎麼會有這樣的問題? : 題外話 : 很多人寫 RTL 習慣加 #, 若不加delay 訊號就看不懂, 那就放吧 : 但是嚴格說在 DUT (design under test) 加 #, 是背離 RTL 的最基本精神 : 若持續習慣, 我想問他為何寫HDL, 他自已也回答不出來, : 若這樣怎麼可能寫出有水準的 design? 永遠只能產出一流以下的設計 : 不知為何寫HDL, 不知自已在幹嘛? 因為交作業嗎還無可厚非 : 若是做為未來的職業, 要麻重新反省自已在幹嘛, : 要麻就準備混口飯吃, 餓不死不過也吃不飽 晚上很無聊的在欣賞一些舊文章 就這篇文章 想請教幾個問題 1.什麼是register transfer，從英文我完全無法體會是什麼意思... 2.RTL不處理cycle內的行為是什麼意思??可否請知道的人舉個例子說明.. 3.RTL若是不加#，那在引用memory的時候，不是會有timing violation發生嗎??? 所以感覺很多工程師在做RTL模擬，還是會加一下# --

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