: 你常说的RTL, 你也说你写RTL , 但请问你知不知道什麽叫 RTL : 什麽是 RTL h/w description 的精神? : 什麽叫 RTL? : "register transfer" level : 在这 abstraction of description 内, 我们只在乎 clock sampling 的行为 : 换言之就是 register 如何 transfer, 中间的计算完全不被描述 : RTL不处理 cycle 内的行为, 请问不处理的事, 如何描述? : 不能描述如何请RTL synthesizer 处理? : 所以我很好奇怎麽会有这样的问题? : 题外话 : 很多人写 RTL 习惯加 #, 若不加delay 讯号就看不懂, 那就放吧 : 但是严格说在 DUT (design under test) 加 #, 是背离 RTL 的最基本精神 : 若持续习惯, 我想问他为何写HDL, 他自已也回答不出来, : 若这样怎麽可能写出有水准的 design? 永远只能产出一流以下的设计 : 不知为何写HDL, 不知自已在干嘛? 因为交作业吗还无可厚非 : 若是做为未来的职业, 要麻重新反省自已在干嘛, : 要麻就准备混口饭吃, 饿不死不过也吃不饱 晚上很无聊的在欣赏一些旧文章 就这篇文章 想请教几个问题 1.什麽是register transfer，从英文我完全无法体会是什麽意思... 2.RTL不处理cycle内的行为是什麽意思??可否请知道的人举个例子说明.. 3.RTL若是不加#，那在引用memory的时候，不是会有timing violation发生吗??? 所以感觉很多工程师在做RTL模拟，还是会加一下# --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 220.132.144.169 ※ 编辑: sasako 来自: 220.132.144.169 (05/08 04:03)