作者sasako (微笑待人)
站內Electronics
標題Re: [問題] verilog寫法問題
時間Tue May 6 10:22:27 2008
1F：→ mohi:寫入的值經過讀取後會延遲一個clk到下一個clk顯示 05/06 08:11
2F：→ mohi:這樣我模擬的波形就不正確了 因此我想請問如何讓他們同步 05/06 08:18
你大概用的是
always @ (posedge clk or negedge n_rst)
這種寫法吧!!!
這樣是合出可以儲存值的DFF
而且這樣的機制是對的
假如
你想寫進去馬上拿來用 換句話說 不用儲存..
那你應該用 combinational 的寫法
就直接assign囉! 把input = ouput ...
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.132.144.169
3F：→ mohi:我是用always @(posedge clk)寫的 而且我必須要用clk去震盪他 05/06 10:28
4F：→ mohi:嗯...我在想想好了 謝謝大大 05/06 10:32
5F：推 appendixisu:有過FF!就會延遲!!魚與熊掌不能兼得!!有沒有例外不知 05/06 13:34