作者sasako (微笑待人)
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标题Re: [问题] verilog写法问题
时间Tue May 6 10:22:27 2008
1F：→ mohi:写入的值经过读取後会延迟一个clk到下一个clk显示 05/06 08:11
2F：→ mohi:这样我模拟的波形就不正确了 因此我想请问如何让他们同步 05/06 08:18
你大概用的是
always @ (posedge clk or negedge n_rst)
这种写法吧!!!
这样是合出可以储存值的DFF
而且这样的机制是对的
假如
你想写进去马上拿来用 换句话说 不用储存..
那你应该用 combinational 的写法
就直接assign罗! 把input = ouput ...
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◆ From: 220.132.144.169
3F：→ mohi:我是用always @(posedge clk)写的 而且我必须要用clk去震荡他 05/06 10:28
4F：→ mohi:嗯...我在想想好了 谢谢大大 05/06 10:32
5F：推 appendixisu:有过FF!就会延迟!!鱼与熊掌不能兼得!!有没有例外不知 05/06 13:34