作者Darrens (風和日麗)
看板Electronics
標題[問題] xilinx合成完，LUTs太大怎麼辦??
時間Mon May 5 01:08:33 2008
我將寫完的verilog檔合成
LUTs=115%，實在有點太大
使得無法燒到fpga裡
我有再將一些寫法改寫看看
還是沒有用
不知道大家在合成時
是不是會因為一些語法或寫法
使用LUT變得很大??
合成時有哪些是要注意的啊??
有誰可以告訴我??
謝謝!!
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◆ From: 220.140.228.183
1F：推 IRUS:改一下電路設計，多用sequential的 05/05 02:10