作者Darrens (风和日丽)
看板Electronics
标题[问题] xilinx合成完，LUTs太大怎麽办??
时间Mon May 5 01:08:33 2008
我将写完的verilog档合成
LUTs=115%，实在有点太大
使得无法烧到fpga里
我有再将一些写法改写看看
还是没有用
不知道大家在合成时
是不是会因为一些语法或写法
使用LUT变得很大??
合成时有哪些是要注意的啊??
有谁可以告诉我??
谢谢!!
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◆ From: 220.140.228.183
1F：推 IRUS:改一下电路设计，多用sequential的 05/05 02:10