作者hisanick (外村尼克)
看板Electronics
標題[問題] verilog新手的問題~
時間Thu Apr 10 16:35:18 2008
我是verilog的新手，想問個問題。
我宣告個 reg[3:0]a[8:0] ; \\希望有9個4 bits 的reg
假如說是有9個4-bits的 a，分別為 a8 a7 a6 a5 a4 a3 a2 a1
我希望 a8再下一個posedge clk 將其包含的4-bit丟入 a7 同時 a7丟入 a6 以此類推
(有點像移位).
若是以bit的寫法 我可以直接用
always@(posedge clk)
再配上 a[4] <= a[3] 這樣丟 abit
那如果我是想要整個4 bits 也就是剛剛宣告的a8 a7 那些往 N-1丟去
我該如何打呢??
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.18.232
1F：→ duffrose:請爬文「請問關於delay加法器的寫法」，你會有心得的。 04/10 17:21
2F：推 sasako:看7005篇..你跟他用一樣的方式 不過你宣告有問題 04/10 17:21
3F：→ hisanick:多謝!! 04/10 17:49