作者hisanick (外村尼克)
看板Electronics
标题[问题] verilog新手的问题~
时间Thu Apr 10 16:35:18 2008
我是verilog的新手，想问个问题。
我宣告个 reg[3:0]a[8:0] ; \\希望有9个4 bits 的reg
假如说是有9个4-bits的 a，分别为 a8 a7 a6 a5 a4 a3 a2 a1
我希望 a8再下一个posedge clk 将其包含的4-bit丢入 a7 同时 a7丢入 a6 以此类推
(有点像移位).
若是以bit的写法 我可以直接用
always@(posedge clk)
再配上 a[4] <= a[3] 这样丢 abit
那如果我是想要整个4 bits 也就是刚刚宣告的a8 a7 那些往 N-1丢去
我该如何打呢??
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◆ From: 140.112.18.232
1F：→ duffrose:请爬文「请问关於delay加法器的写法」，你会有心得的。 04/10 17:21
2F：推 sasako:看7005篇..你跟他用一样的方式 不过你宣告有问题 04/10 17:21
3F：→ hisanick:多谢!! 04/10 17:49