作者kamia (卡米亞)
看板Electronics
標題[問題] modelsim裡 從verilog傳string到VHDL
時間Thu Apr 10 11:40:08 2008
有一個test bench 是以verilog寫的
但是DUT是VHDL語法 verilog要傳一個值
給
VHDL裡data type 為string的case
compiler會過
不過run SIMULATION時會發生Fatel Error
請問這樣的問題要怎麼解決呢
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