作者kamia (卡米亚)
看板Electronics
标题[问题] modelsim里 从verilog传string到VHDL
时间Thu Apr 10 11:40:08 2008
有一个test bench 是以verilog写的
但是DUT是VHDL语法 verilog要传一个值
给
VHDL里data type 为string的case
compiler会过
不过run SIMULATION时会发生Fatel Error
请问这样的问题要怎麽解决呢
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