作者sapidog (沙皮狗)
看板Electronics
標題[問題] Verilog語法合成問題
時間Mon Mar 31 10:06:53 2008
在Verilog中
如果我宣告 reg [7:0] A,B ;
並且以B<=A+1;
如果我將此緒述換成
B<=A+7'b1;
和
B<=A+1'b1;
這兩種寫法在合成後會有甚麼差別呢??
謝謝囉.
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.115.71.41
1F：推 tkhan:這種問題自己試就行了.. 03/31 10:10
2F：→ sapidog:自己試過好像是沒差,不過學長說有差.所以想上來問問. 03/31 11:09
3F：推 sasako:可以自己合看看囉 然後開design vision的電路圖出來看 03/31 12:13
4F：→ sasako:看有沒有一樣 或是report timing看速度上有沒有差就知道了 03/31 12:21
5F：→ sasako:我是覺得沒差 因為tool好像都會幫你化減 沒有這麼笨的感覺 03/31 12:22
6F：推 tkhan:學長說有差，差在哪？.. 03/31 17:14
7F：推 fnrj:看電路合出來一不一樣不就好了? 我猜會一樣 03/31 23:45
8F：推 chingth:要看你用的合成器聰不聰明吧... 04/01 01:06