作者sapidog (沙皮狗)
看板Electronics
标题[问题] Verilog语法合成问题
时间Mon Mar 31 10:06:53 2008
在Verilog中
如果我宣告 reg [7:0] A,B ;
并且以B<=A+1;
如果我将此绪述换成
B<=A+7'b1;
和
B<=A+1'b1;
这两种写法在合成後会有甚麽差别呢??
谢谢罗.
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.115.71.41
1F：推 tkhan:这种问题自己试就行了.. 03/31 10:10
2F：→ sapidog:自己试过好像是没差,不过学长说有差.所以想上来问问. 03/31 11:09
3F：推 sasako:可以自己合看看罗 然後开design vision的电路图出来看 03/31 12:13
4F：→ sasako:看有没有一样 或是report timing看速度上有没有差就知道了 03/31 12:21
5F：→ sasako:我是觉得没差 因为tool好像都会帮你化减 没有这麽笨的感觉 03/31 12:22
6F：推 tkhan:学长说有差，差在哪？.. 03/31 17:14
7F：推 fnrj:看电路合出来一不一样不就好了? 我猜会一样 03/31 23:45
8F：推 chingth:要看你用的合成器聪不聪明吧... 04/01 01:06