作者Holysml (Ah)
看板Electronics
標題[問題] ModelSim Verilog 2001 syntax error
時間Thu Mar 20 00:44:59 2008
不知有人是否遇過類似相關問題,
拿到的code有把一些golabal訊號定義在另外的檔案
但是用Modelsim compile一直都會過不去出現 syntax error 2001這關
有人知道該怎樣強迫他不要管2001文法的問題 嗎= =
先行謝過了 ><
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