作者fnrj (*_*)
看板Electronics
標題[請益] 想請教各位大大 fsm 的 post synthesis 問題
時間Thu Feb 28 22:45:14 2008
小弟想請問一下,
我之前用FPGA驗證我的verilog code
code 大多沒有問題
但因為解析度不夠精細 看不到各個狀態的變化
所以想把合成後的 netlist
放在之前 behavior modeling 下的 testbench 跑
但是跑了之後才發現fsm裡不管怎樣都是x
我檢查過 netlist
雖然一開始會是 x
但是應該會隨著clock的前進產生state
想請問大大一般的模擬軟體都會是這種結果嗎 @@?
還是我有疏忽了什麼呢...?
我是使用 cadence verilog 和 synopsys DC
請各位大大指點迷津...orz
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.141.97.211
※ 編輯: fnrj 來自: 220.141.97.211 (02/28 22:46)
1F：→ acelp:init 02/28 22:55
2F：推 youyouyou:你原本的testbench 應該有加入sdf相關的語法八? 02/28 23:38
3F：→ fnrj:解決了~感謝兩位的幫忙! 02/29 02:07