作者fnrj (*_*)
看板Electronics
标题[请益] 想请教各位大大 fsm 的 post synthesis 问题
时间Thu Feb 28 22:45:14 2008
小弟想请问一下,
我之前用FPGA验证我的verilog code
code 大多没有问题
但因为解析度不够精细 看不到各个状态的变化
所以想把合成後的 netlist
放在之前 behavior modeling 下的 testbench 跑
但是跑了之後才发现fsm里不管怎样都是x
我检查过 netlist
虽然一开始会是 x
但是应该会随着clock的前进产生state
想请问大大一般的模拟软体都会是这种结果吗 @@?
还是我有疏忽了什麽呢...?
我是使用 cadence verilog 和 synopsys DC
请各位大大指点迷津...orz
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.141.97.211
※ 编辑: fnrj 来自: 220.141.97.211 (02/28 22:46)
1F：→ acelp:init 02/28 22:55
2F：推 youyouyou:你原本的testbench 应该有加入sdf相关的语法八? 02/28 23:38
3F：→ fnrj:解决了~感谢两位的帮忙! 02/29 02:07