作者yaote ()
看板Electronics
標題[問題] verilog語法問題
時間Wed Jan 30 00:21:09 2008
小弟最近寫verilog遇到一些問題
reg input
always@(posedge Clk or negedge nReset)
begin
if(State ==2 )
input <= 1;
end
照理來說，這邊的input將會在下一個Clk cycle才會賦值，並不會在當下給值，
因為他宣告為reg，我要怎麼用才會進去那個state馬上給值呢?
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◆ From: 152.78.254.5
1F：推 srjek:你的觀念錯誤了，是因為你宣告posedge Clk，input才會慢一個 01/30 00:26
2F：→ srjek:clock cycle出來，不是因為宣告reg，你如果要讓他在當個時脈 01/30 00:27
3F：→ srjek:週期就將值送進去，要將sensitive list改成always@(State) 01/30 00:27
4F：→ srjek:另外因為先在變成sequential logic，下面最好改成blocking 01/30 00:29
5F：→ srjek:input = 1; 01/30 00:30
6F：→ srjek:打錯了，是combinational logic，非sequential logic 01/30 00:31
7F：推 finkel:用wire 01/31 21:07