作者yaote ()
看板Electronics
标题[问题] verilog语法问题
时间Wed Jan 30 00:21:09 2008
小弟最近写verilog遇到一些问题
reg input
always@(posedge Clk or negedge nReset)
begin
if(State ==2 )
input <= 1;
end
照理来说，这边的input将会在下一个Clk cycle才会赋值，并不会在当下给值，
因为他宣告为reg，我要怎麽用才会进去那个state马上给值呢?
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◆ From: 152.78.254.5
1F：推 srjek:你的观念错误了，是因为你宣告posedge Clk，input才会慢一个 01/30 00:26
2F：→ srjek:clock cycle出来，不是因为宣告reg，你如果要让他在当个时脉 01/30 00:27
3F：→ srjek:周期就将值送进去，要将sensitive list改成always@(State) 01/30 00:27
4F：→ srjek:另外因为先在变成sequential logic，下面最好改成blocking 01/30 00:29
5F：→ srjek:input = 1; 01/30 00:30
6F：→ srjek:打错了，是combinational logic，非sequential logic 01/30 00:31
7F：推 finkel:用wire 01/31 21:07