作者motor447 (motor447)
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標題Re: [問題] Latch的使用!
時間Tue Jan 22 22:02:36 2008
latch 是 level trigger,
目前主流是 edge trigger,
除非在沒有 clock 的場合, 否則盡量不要用 latch
另外, latch 很多時候是組合羅輯沒寫好,
導致 synthesis tool 誤以為是 latch
大部分是 case / endcase 或 if / else 沒寫完整造成的
※ 引述《yaote ()》之銘言：
: 為什麼在寫synthesis，要避免使用latch呢?
: 下面是題目: How level-sensitive latches may be inferred from
: VHDL code during RTL synthesis. Why should such latches be avoided?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 122.120.56.234
1F：推 arclitetank:推薦上面這位大大的說法 01/23 11:23
2F：推 ckl12345:Latch 沒那麼恐怖,也有很多故意用latch 的case 01/23 12:18
3F：推 luckyBF:總之就是：合出來的電路，要跟自己想的差不多~~ 01/23 14:45
4F：→ luckyBF:latch若是非本意產生出來的，哪天出問題你很難查到XD 01/23 14:46
5F：→ colinshih:inferred latch 指的是 non-full case所造成,非你所言 01/26 19:01