作者motor447 (motor447)
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标题Re: [问题] Latch的使用!
时间Tue Jan 22 22:02:36 2008
latch 是 level trigger,
目前主流是 edge trigger,
除非在没有 clock 的场合, 否则尽量不要用 latch
另外, latch 很多时候是组合罗辑没写好,
导致 synthesis tool 误以为是 latch
大部分是 case / endcase 或 if / else 没写完整造成的
※ 引述《yaote ()》之铭言：
: 为什麽在写synthesis，要避免使用latch呢?
: 下面是题目: How level-sensitive latches may be inferred from
: VHDL code during RTL synthesis. Why should such latches be avoided?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 122.120.56.234
1F：推 arclitetank:推荐上面这位大大的说法 01/23 11:23
2F：推 ckl12345:Latch 没那麽恐怖,也有很多故意用latch 的case 01/23 12:18
3F：推 luckyBF:总之就是：合出来的电路，要跟自己想的差不多~~ 01/23 14:45
4F：→ luckyBF:latch若是非本意产生出来的，哪天出问题你很难查到XD 01/23 14:46
5F：→ colinshih:inferred latch 指的是 non-full case所造成,非你所言 01/26 19:01