※ 引述《yaote ()》之銘言： 為什麼在寫synthesis，要避免使用latch呢? 下面是題目: How level-sensitive latches may be inferred from VHDL code during RTL synthesis. Why should such latches be avoided? 你可以這樣想 目前的合成工具都是以clock來設定一些 constrain.. 你rtl coding成latches 的style 合成工具無法針對這部份設定constrain 這樣出來的電路是很容易 出錯的(driving不夠 ..timing問題 ..etc) STA(static timing analysis)也無法測到那部份的電路...DFT也有可能測不到那邊 的電路...所以做ic就是要儘可能的避掉這一些uncontrol的問題 因為ic只要tap out了 修改的機會就沒了 如果整個計劃的設計就因為小部份 latches的電路而ic無法動作就損失很大了....

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