※ 引述《yaote ()》之铭言： 为什麽在写synthesis，要避免使用latch呢? 下面是题目: How level-sensitive latches may be inferred from VHDL code during RTL synthesis. Why should such latches be avoided? 你可以这样想 目前的合成工具都是以clock来设定一些 constrain.. 你rtl coding成latches 的style 合成工具无法针对这部份设定constrain 这样出来的电路是很容易 出错的(driving不够 ..timing问题 ..etc) STA(static timing analysis)也无法测到那部份的电路...DFT也有可能测不到那边 的电路...所以做ic就是要尽可能的避掉这一些uncontrol的问题 因为ic只要tap out了 修改的机会就没了 如果整个计划的设计就因为小部份 latches的电路而ic无法动作就损失很大了....

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