作者yaote ()
看板Electronics
標題[問題] Latch的使用!
時間Tue Jan 22 06:20:11 2008
為什麼在寫synthesis，要避免使用latch呢?
下面是題目: How level-sensitive latches may be inferred from
VHDL code during RTL synthesis. Why should such latches be avoided?
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