作者liquidcrysta (crystal)
看板Electronics
標題有關於電路合成設定
時間Sat Jan 19 23:42:53 2008
各位版大好
我現在要把verilog 的code拿去合成電路
可是請問要怎麼設定想要的cell呢
例如一個adder 他好像是是用ripple adder去合成
我要怎麼樣把他用成 carry lookahead adder 方式去做成呢?
謝謝囉~~~
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1F：推 colinshih:design ware, please refer to the online doc. 01/20 10:25