作者liquidcrysta (crystal)
看板Electronics
标题有关於电路合成设定
时间Sat Jan 19 23:42:53 2008
各位版大好
我现在要把verilog 的code拿去合成电路
可是请问要怎麽设定想要的cell呢
例如一个adder 他好像是是用ripple adder去合成
我要怎麽样把他用成 carry lookahead adder 方式去做成呢?
谢谢罗~~~
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1F：推 colinshih:design ware, please refer to the online doc. 01/20 10:25