作者asdd (希望..........)
看板Electronics
標題[問題] VHDL 程式問題!!
時間Tue Dec 18 23:51:21 2007
小弟的部份程式:
cc:PROCESS(CTL,rxd_data)
BEGIN
if CTL='1' then
IO_ADDR<="0000000000000000" ;
IO_DATA<=rxd_data(7 downto 0) ;
else
IO_ADDR<="0000000100000000" ;
DBUS(7 downto 0)<=IO_DATA ;
seg(7 downto 0)<=DBUS(7 downto 0) ;
end if ;
END PROCESS;
編譯環境使用xilinx ise 在編譯的時候synthesize 的時候 是可以編譯過的
可是在implement desing的時候 卻出現
ERROR:MapLib:93 - Illegal LOC on IPAD symbol "CTL" or BUFGP symbol "CTL_BUFGP"
的錯誤訊息!!不知道有沒有其他的大大遇過類似的問題......謝謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.133.13.130
1F：→ asdd:io_data 及io_addr 都是fpga跟arm溝通的管道!! 12/19 00:11
2F：推 CuckooBoy:你PIN腳是不是有設錯?LOC好像是...PIN腳那邊出現的名詞 12/19 08:04
3F：→ CuckooBoy:建議使用(others=>'0') 12/19 08:05
4F：→ CuckooBoy:如果都是8bit,建議rxd_data=rxd_data(7 downto 0) 12/19 08:06
5F：→ CuckooBoy:seg <= DBUS, 建議啦~沒說一定要改 12/19 08:08