作者asdd (希望..........)
看板Electronics
标题[问题] VHDL 程式问题!!
时间Tue Dec 18 23:51:21 2007
小弟的部份程式:
cc:PROCESS(CTL,rxd_data)
BEGIN
if CTL='1' then
IO_ADDR<="0000000000000000" ;
IO_DATA<=rxd_data(7 downto 0) ;
else
IO_ADDR<="0000000100000000" ;
DBUS(7 downto 0)<=IO_DATA ;
seg(7 downto 0)<=DBUS(7 downto 0) ;
end if ;
END PROCESS;
编译环境使用xilinx ise 在编译的时候synthesize 的时候 是可以编译过的
可是在implement desing的时候 却出现
ERROR:MapLib:93 - Illegal LOC on IPAD symbol "CTL" or BUFGP symbol "CTL_BUFGP"
的错误讯息!!不知道有没有其他的大大遇过类似的问题......谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.133.13.130
1F：→ asdd:io_data 及io_addr 都是fpga跟arm沟通的管道!! 12/19 00:11
2F：推 CuckooBoy:你PIN脚是不是有设错?LOC好像是...PIN脚那边出现的名词 12/19 08:04
3F：→ CuckooBoy:建议使用(others=>'0') 12/19 08:05
4F：→ CuckooBoy:如果都是8bit,建议rxd_data=rxd_data(7 downto 0) 12/19 08:06
5F：→ CuckooBoy:seg <= DBUS, 建议啦~没说一定要改 12/19 08:08