作者Aragom (清風闌夜起)
看板Electronics
標題Re: [數位] RTL code使用synthesis script
時間Wed Dec 12 05:18:01 2007
※ 引述《sasako (微笑待人)》之銘言：
: ※ 引述《glaxchen (請勿拍打餵食)》之銘言：
: : 我自己就是用這個方法，比如：
: : `include "...../adder/fa.v"
: : `include "...../adder/ha.v"
: : `include "...../common/reg.v"
: : ...
: : 這樣比較方便維護，
: : 而且可以配合`ifdef等做程式碼的抽換
: : 其實還蠻方便的
: 我是知道這可以拿來做模擬，類似寫.f檔的功能
: 不過.f檔卻無法用在script上...
: 所以想要確定一下這種方法可以用在script上嗎????
: 因為要key的東西實在太多，雖然部分是用c code幫我跑...
: 但是萬一不能用實在會覺得有點...無言
: 不過感謝你啦!我拿小程式來試一下好了...
: --------------------------------------
: 結論是不行......= ="
g大說的方法絕對可行的
而且這方法小弟我在帶大學部VLSI實驗就是用這類的方法
以下給個簡單的例子
首先編輯一支檔案名稱為TOP.v，利用include並指明路徑將檔案include
`include"../vlog/parameter.v"
`include"../vlog/ME_control.v"
`include"../vlog/PE_array.v"
`include"../vlog/ME.v"
`include"../vlog/CHIP.v"
以下接下來的動作就是synthesis的幾個初步的讀檔動作
1. Create the synthesis working directory:
unix%> mkdir LAB
2. Invoke the Synopsys Design Vision GUI interface in TCL mode:
unix%> design-vision
3. Map the default working library to LAB:
dc_shell-t> define_design_lib LAB -path ./LAB
4. Read and analyze the RTL file:
dc_shell-t> analyze -library LAB -format verilog TOP.v
5. Elaborate the design:
dc_shell-t> elaborate CHIP -architecture verilog -library LAB
6. Set the current design to CHIP:
dc_shell-t> current_design CHIP
7. 以下就是開始設定PVT, clock等等constraints，在此省略....
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※ 編輯: Aragom 來自: 218.162.99.245 (12/12 05:43)
1F：推 sasako:感謝你的詳細說明 我馬上試看看.. 12/12 21:34
2F：推 sasako:OK...我成功了..再次謝謝你的指教 12/12 23:21
3F：推 glaxchen:推～ 我就是這樣用的^^ 12/13 19:08