作者Aragom (清风阑夜起)
看板Electronics
标题Re: [数位] RTL code使用synthesis script
时间Wed Dec 12 05:18:01 2007
※ 引述《sasako (微笑待人)》之铭言：
: ※ 引述《glaxchen (请勿拍打喂食)》之铭言：
: : 我自己就是用这个方法，比如：
: : `include "...../adder/fa.v"
: : `include "...../adder/ha.v"
: : `include "...../common/reg.v"
: : ...
: : 这样比较方便维护，
: : 而且可以配合`ifdef等做程式码的抽换
: : 其实还蛮方便的
: 我是知道这可以拿来做模拟，类似写.f档的功能
: 不过.f档却无法用在script上...
: 所以想要确定一下这种方法可以用在script上吗????
: 因为要key的东西实在太多，虽然部分是用c code帮我跑...
: 但是万一不能用实在会觉得有点...无言
: 不过感谢你啦!我拿小程式来试一下好了...
: --------------------------------------
: 结论是不行......= ="
g大说的方法绝对可行的
而且这方法小弟我在带大学部VLSI实验就是用这类的方法
以下给个简单的例子
首先编辑一支档案名称为TOP.v，利用include并指明路径将档案include
`include"../vlog/parameter.v"
`include"../vlog/ME_control.v"
`include"../vlog/PE_array.v"
`include"../vlog/ME.v"
`include"../vlog/CHIP.v"
以下接下来的动作就是synthesis的几个初步的读档动作
1. Create the synthesis working directory:
unix%> mkdir LAB
2. Invoke the Synopsys Design Vision GUI interface in TCL mode:
unix%> design-vision
3. Map the default working library to LAB:
dc_shell-t> define_design_lib LAB -path ./LAB
4. Read and analyze the RTL file:
dc_shell-t> analyze -library LAB -format verilog TOP.v
5. Elaborate the design:
dc_shell-t> elaborate CHIP -architecture verilog -library LAB
6. Set the current design to CHIP:
dc_shell-t> current_design CHIP
7. 以下就是开始设定PVT, clock等等constraints，在此省略....
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◆ From: 218.162.99.245
※ 编辑: Aragom 来自: 218.162.99.245 (12/12 05:43)
1F：推 sasako:感谢你的详细说明 我马上试看看.. 12/12 21:34
2F：推 sasako:OK...我成功了..再次谢谢你的指教 12/12 23:21
3F：推 glaxchen:推～ 我就是这样用的^^ 12/13 19:08