作者cpt (Obstacle 1)
看板Electronics
標題Re: [問題] 使用hspice調op有可能做到那麼好嗎？
時間Mon Dec 10 02:55:36 2007
※ 引述《lonewolf1035 (現在綽號~~~國手...XD)》之銘言：
: 最近因為final project的需要
: 需要一顆power < 10mw，gain > 55db，ft> 1Ghz，phase margin 70～75度的op
: 我是使用.35製程，選擇一般常見的two-stage fully-differencial op，CL＝2pf
: 目前調整到gain＝52.76db，ft＝430Mhz，phase margin 17度（有頻率補償，Cc＝1pf）
: 感覺要再把頻寬跟phase margin往上調的話電流會非常的大
: 每個mos的size跟總共消耗的power也大的誇張
: 請問有人有這方面的經驗或訣竅嗎？？
: 或是要選擇其他形式的op來做？？
: 先謝謝大家的回答～～
哈哈, 看來我們修的是類似的課
不過我們是 mid-term project 做 pipeline MDAC stage
spec 一樣是 12-bit, 100MHz, 不過用的是 90nm CMOS
fullscale 只有 1V, 為了降低 thermal noise 只好用 3pF sampling cap
opamp spec 是 ft>600MHz 就夠用
但問題卡在 slew rate 要很高 (因為 closed loop load 很大)
以及 Vdd 低導致 swing 不太夠
所以勢必得用 2 stage (folded cascode + common source)
至於 phase margin (closed loop) 則未必要到 70~75 度那麼高
我的 opamp optimal settling 是在 PM = 55 度
跑 FFT 得到的 SFDR 也能達到 > 11-bit ENOB
(這要配合 sampling switch 加上 bootstrap)
功率消耗大約是 16mW
建議你可以參考看看 Abo/Paul Grey 的這篇:
http://kabuki.eecs.berkeley.edu/~abo/papers/jssc99.pdf
另外 Johns/Martin 那本類比書也很有用
我自己的感覺是比 Razavi 那本實用 XD
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 128.237.225.175
1F：→ yderee:90nm 哪個學校? 哪門課? 模擬的Technology file哪來的? 12/10 03:48
2F：推 TroyLee:樓上好像在質問犯人 @@ 12/10 04:21
3F：→ cpt:我們是用 Cadence GPDK (general purpose design kit) 12/10 06:23
4F：→ cpt:學校就別提了 很迷你的學校 XD 12/10 06:25
5F：推 tijj:cpt兄乃是超級名校cmu高材生 :) 12/10 06:44
6F：推 Yariv:cmu是中國醫藥大學 有電機系嗎!!?? 12/10 09:03
7F：推 tijj:這個世界不是只有台灣. 12/10 09:29
8F：推 lonewolf1035:多謝囉 看來我好像把預設目標定的太高了 囧 12/10 09:33
9F：→ moonls:我覺得原po的spec做的出來有發論文的可能 XDDD 12/10 11:36
10F：→ moonls:0.35 , 2pf, pm大到不行, ft:1G 老實說我還沒看過這種op XD 12/10 11:36
11F：→ jnlien:Carnegie Mellon University ? 12/10 16:39
12F：推 youyouyou:有人沒聽過卡內基美隆嗎? 12/10 21:35
13F：推 jnlien:我沒聽過耶 樓上可以介紹一下 是以什麼見長呢? 12/10 22:17
14F：推 pilgrim:CS吧,Mach不就是出自卡內基美隆 12/16 02:57