作者cpt (Obstacle 1)
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标题Re: [问题] 使用hspice调op有可能做到那麽好吗？
时间Mon Dec 10 02:55:36 2007
※ 引述《lonewolf1035 (现在绰号~~~国手...XD)》之铭言：
: 最近因为final project的需要
: 需要一颗power < 10mw，gain > 55db，ft> 1Ghz，phase margin 70～75度的op
: 我是使用.35制程，选择一般常见的two-stage fully-differencial op，CL＝2pf
: 目前调整到gain＝52.76db，ft＝430Mhz，phase margin 17度（有频率补偿，Cc＝1pf）
: 感觉要再把频宽跟phase margin往上调的话电流会非常的大
: 每个mos的size跟总共消耗的power也大的夸张
: 请问有人有这方面的经验或诀窍吗？？
: 或是要选择其他形式的op来做？？
: 先谢谢大家的回答～～
哈哈, 看来我们修的是类似的课
不过我们是 mid-term project 做 pipeline MDAC stage
spec 一样是 12-bit, 100MHz, 不过用的是 90nm CMOS
fullscale 只有 1V, 为了降低 thermal noise 只好用 3pF sampling cap
opamp spec 是 ft>600MHz 就够用
但问题卡在 slew rate 要很高 (因为 closed loop load 很大)
以及 Vdd 低导致 swing 不太够
所以势必得用 2 stage (folded cascode + common source)
至於 phase margin (closed loop) 则未必要到 70~75 度那麽高
我的 opamp optimal settling 是在 PM = 55 度
跑 FFT 得到的 SFDR 也能达到 > 11-bit ENOB
(这要配合 sampling switch 加上 bootstrap)
功率消耗大约是 16mW
建议你可以参考看看 Abo/Paul Grey 的这篇:
http://kabuki.eecs.berkeley.edu/~abo/papers/jssc99.pdf
另外 Johns/Martin 那本类比书也很有用
我自己的感觉是比 Razavi 那本实用 XD
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 128.237.225.175
1F：→ yderee:90nm 哪个学校? 哪门课? 模拟的Technology file哪来的? 12/10 03:48
2F：推 TroyLee:楼上好像在质问犯人 @@ 12/10 04:21
3F：→ cpt:我们是用 Cadence GPDK (general purpose design kit) 12/10 06:23
4F：→ cpt:学校就别提了 很迷你的学校 XD 12/10 06:25
5F：推 tijj:cpt兄乃是超级名校cmu高材生 :) 12/10 06:44
6F：推 Yariv:cmu是中国医药大学 有电机系吗!!?? 12/10 09:03
7F：推 tijj:这个世界不是只有台湾. 12/10 09:29
8F：推 lonewolf1035:多谢罗 看来我好像把预设目标定的太高了 囧 12/10 09:33
9F：→ moonls:我觉得原po的spec做的出来有发论文的可能 XDDD 12/10 11:36
10F：→ moonls:0.35 , 2pf, pm大到不行, ft:1G 老实说我还没看过这种op XD 12/10 11:36
11F：→ jnlien:Carnegie Mellon University ? 12/10 16:39
12F：推 youyouyou:有人没听过卡内基美隆吗? 12/10 21:35
13F：推 jnlien:我没听过耶 楼上可以介绍一下 是以什麽见长呢? 12/10 22:17
14F：推 pilgrim:CS吧,Mach不就是出自卡内基美隆 12/16 02:57