作者peterstun (彼得)
看板Electronics
標題[問題] verilog問題
時間Mon Dec 3 11:17:35 2007
有些問題我會參考c語言的寫法
不過verilog中 begin ....end 的使用時機是什麼? 是必須的嗎?
在 assign c=......時就不用
在跑loop時會用到 begin的使用時機是啥呢? 謝謝
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◆ From: 163.22.18.90
1F：→ bakerly:begin...end 就像是 c裡面的大括號{} 12/03 11:37