作者peterstun (彼得)
看板Electronics
标题[问题] verilog问题
时间Mon Dec 3 11:17:35 2007
有些问题我会参考c语言的写法
不过verilog中 begin ....end 的使用时机是什麽? 是必须的吗?
在 assign c=......时就不用
在跑loop时会用到 begin的使用时机是啥呢? 谢谢
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◆ From: 163.22.18.90
1F：→ bakerly:begin...end 就像是 c里面的大括号{} 12/03 11:37