作者peter921 (PP)
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標題[問題] verilog 程式問題...
時間Sat Oct 27 12:58:38 2007
小弟我是最近才學到verilog.....
現在是寫個jk counter的simulate來練習....
但是在sim的時候會出現個error
# ** Error: (vsim-3601) Iteration limit reached at time 0 ns.
google一下好像是有死迴圈的樣子...(是嗎?)
可是我照著書上的格式打的說....
能幫找一下錯誤嗎?我找了三天了...囧
code:
module sti_jk;
reg j,k,clk,clr;
wire q,qbar;
initial
$monitor($time, " Count Q = %b", q); <=出錯後這行會反白...
JK_flip_flop qqqq(q,,j,k,clk,clr);
initial
begin
clr=0;clk = 1'b0;j=1'b1;k=1'b1;
forever #10 clk = ~clk;
end
endmodule
jk的code@@:
module JK_flip_flop (q,qbar,j,k,clk,clr);
output q,qbar;
input j,k,clk,clr;
wire temp;
assign q = temp & ~clk & ~clr;
assign qbar =~q;
assign temp =(( j & ~q)|(~k & q));
endmodule
先謝謝各位板友了...
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1F：推 tkhan:JK_flip_flop在哪？.. 10/27 19:38
2F：→ peter921:我寫在另一個檔裡...是錯在那邊?? 10/28 00:34
3F：推 BruceBowen12:一起po出來比較好debug 10/28 17:16
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