作者peter921 (PP)
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标题[问题] verilog 程式问题...
时间Sat Oct 27 12:58:38 2007
小弟我是最近才学到verilog.....
现在是写个jk counter的simulate来练习....
但是在sim的时候会出现个error
# ** Error: (vsim-3601) Iteration limit reached at time 0 ns.
google一下好像是有死回圈的样子...(是吗?)
可是我照着书上的格式打的说....
能帮找一下错误吗?我找了三天了...囧
code:
module sti_jk;
reg j,k,clk,clr;
wire q,qbar;
initial
$monitor($time, " Count Q = %b", q); <=出错後这行会反白...
JK_flip_flop qqqq(q,,j,k,clk,clr);
initial
begin
clr=0;clk = 1'b0;j=1'b1;k=1'b1;
forever #10 clk = ~clk;
end
endmodule
jk的code@@:
module JK_flip_flop (q,qbar,j,k,clk,clr);
output q,qbar;
input j,k,clk,clr;
wire temp;
assign q = temp & ~clk & ~clr;
assign qbar =~q;
assign temp =(( j & ~q)|(~k & q));
endmodule
先谢谢各位板友了...
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1F：推 tkhan:JK_flip_flop在哪？.. 10/27 19:38
2F：→ peter921:我写在另一个档里...是错在那边?? 10/28 00:34
3F：推 BruceBowen12:一起po出来比较好debug 10/28 17:16
※ 编辑: peter921 来自: 59.104.159.249 (10/28 23:38)