作者jingwoei (jw)
站內Electronics
標題[問題] 關於D-flip flop設計
時間Sun Oct 14 23:15:09 2007
大家好，
我現在在設計一個D-flip flop，
但是遇到一個問題，
就是我用方波訊號的clock和data模擬，
當兩個訊號的rising edage一起餵進DFF時，
我的output沒有改變狀態，請問這樣合理嗎？
請問實際上，這樣的狀態要考慮嗎？
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◆ From: 220.136.244.75
1F：推 Acme:應該合理,這個狀況數位電路就會用setup/hold time來避免.. 10/14 23:20
2F：→ Acme:如果非同步,就是meta stable , 也會事先避免... 10/14 23:21