作者jingwoei (jw)
站内Electronics
标题[问题] 关於D-flip flop设计
时间Sun Oct 14 23:15:09 2007
大家好，
我现在在设计一个D-flip flop，
但是遇到一个问题，
就是我用方波讯号的clock和data模拟，
当两个讯号的rising edage一起喂进DFF时，
我的output没有改变状态，请问这样合理吗？
请问实际上，这样的状态要考虑吗？
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◆ From: 220.136.244.75
1F：推 Acme:应该合理,这个状况数位电路就会用setup/hold time来避免.. 10/14 23:20
2F：→ Acme:如果非同步,就是meta stable , 也会事先避免... 10/14 23:21