作者MasterChang (我愛ASM)
看板Electronics
標題Re: [問題] CPLD是不是很難產生
時間Sun Oct 7 19:46:08 2007
※ 引述《deathcustom (DSM......)》之銘言：
: 推 CuckooBoy:你有模擬過嗎?這樣寫..CPLD應該還是會相位差吧? XD 10/07 15:26
: 推 CuckooBoy:你可能會錯意了 10/07 15:38
連之前推文一併回一下...
deathcustom會錯意？是你沒有搞清楚吧？deathcustom寫的CODE
沒有什麼問題。問題是你對硬體線路真實情況有沒有體認，我認
為你沒有。就算同時信號指定，也不見得兩著信號就能對齊，這
和最後的佈局以及外部連結產生的負載性容量及組抗特性有關。
拿個示波器量一下就知道了....IC的Thl或Tlh不是0s，在軟體寫
程式跑模擬是一回事，真實世界又是另一回事。
今天你要替待測物產生模擬信號，麻煩請先搞清楚輸入信號的時
序要求，或是把時序圖看清楚。裝備是你的，大家沒辦法幫你看
。在對CLK和DATA兩條信號作AND時，請問信號stable了嗎？如果
stable了就不該有毛刺。
這跟你用FPGA還是CPLD無關，這是電子電路基本常識。
你連自己的問題表達能力都有問題，還說別人會錯意！？別人會
會錯意表示是你的問題，不是回答你問題的人的事。
--
不要問我從哪來，我只是一個浪跡天涯的工程師....
--
※ 發信站: 批踢踢實業坊(ptt.cc)
※ 編輯: MasterChang 來自: 203.67.209.188 (10/07 19:48)
1F：→ zerocustom00:已經有前車之鑑了.這老兄完全不明白什麼是RTL. 10/08 09:02
2F：→ zerocustom00:可以當作沒看到這個問題就好啦.答了也看不懂. 10/08 09:02
3F：→ zerocustom00:之後只會出現更令人噴飯的問題罷了. 10/08 09:03
4F：→ zerocustom00:給這個板維持點基本的水準.當作沒看到這問題吧. 10/08 09:04