作者MasterChang (我爱ASM)
看板Electronics
标题Re: [问题] CPLD是不是很难产生
时间Sun Oct 7 19:46:08 2007
※ 引述《deathcustom (DSM......)》之铭言：
: 推 CuckooBoy:你有模拟过吗?这样写..CPLD应该还是会相位差吧? XD 10/07 15:26
: 推 CuckooBoy:你可能会错意了 10/07 15:38
连之前推文一并回一下...
deathcustom会错意？是你没有搞清楚吧？deathcustom写的CODE
没有什麽问题。问题是你对硬体线路真实情况有没有体认，我认
为你没有。就算同时信号指定，也不见得两着信号就能对齐，这
和最後的布局以及外部连结产生的负载性容量及组抗特性有关。
拿个示波器量一下就知道了....IC的Thl或Tlh不是0s，在软体写
程式跑模拟是一回事，真实世界又是另一回事。
今天你要替待测物产生模拟信号，麻烦请先搞清楚输入信号的时
序要求，或是把时序图看清楚。装备是你的，大家没办法帮你看
。在对CLK和DATA两条信号作AND时，请问信号stable了吗？如果
stable了就不该有毛刺。
这跟你用FPGA还是CPLD无关，这是电子电路基本常识。
你连自己的问题表达能力都有问题，还说别人会错意！？别人会
会错意表示是你的问题，不是回答你问题的人的事。
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不要问我从哪来，我只是一个浪迹天涯的工程师....
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※ 发信站: 批踢踢实业坊(ptt.cc)
※ 编辑: MasterChang 来自: 203.67.209.188 (10/07 19:48)
1F：→ zerocustom00:已经有前车之监了.这老兄完全不明白什麽是RTL. 10/08 09:02
2F：→ zerocustom00:可以当作没看到这个问题就好啦.答了也看不懂. 10/08 09:02
3F：→ zerocustom00:之後只会出现更令人喷饭的问题罢了. 10/08 09:03
4F：→ zerocustom00:给这个板维持点基本的水准.当作没看到这问题吧. 10/08 09:04