作者MasterChang (我愛ASM)
看板Electronics
標題Re: [討論] HDL有這種語法?
時間Thu Sep 13 10:08:55 2007
※ 引述《CuckooBoy (阿書)》之銘言：
: ※ 引述《MasterChang (我愛ASM)》之銘言：
: : WAIT ON 信號1[,信號2,信號3,...]
: : WAIT 敘述可以合成，但與Sensitivity list倆者只能有一者存
: : 在，不然會有互相等待的情形
: : 信號名稱'DELAYED(time) 表示產生一個time時間延遲的信號。
: : 這兩個都是VHDL基本語法。
: 這列...最讓我覺得奇怪..
: 我在想這該不會是testbench才可以用的模擬時的語法
: 哇~~所以真的可以合成就對了......真怪~~我真的沒看過這種語法
Wait statement若後面Wait的條件是時間指定就不能合成。
'DELAYED(time)表示產生一個time時間延遲的信號，模擬是可以
，真實硬體誰知道會不會delay一個"time" 的時間。如果你看到
這敘述，通常是硬體spec.給的，如Tplh或Tphl...等這類東西。
寫VHDL要從硬體設計角度來看合理性。要不然的話，我連飛碟都
能合成了！
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不要問我從哪來，我只是一個浪跡天涯的工程師....
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.132.23.74
※ 編輯: MasterChang 來自: 140.132.23.74 (09/13 10:12)
1F：→ zerocustom00:何必這麼認真的回應此兄台呢?!他老在基本款打轉. 09/13 12:21
2F：→ MasterChang:我也是隨便回回而已....XD 09/13 13:38
3F：推 pow:那...大家就隨便看看吧:p 09/13 20:34
4F：推 crazysky0106: XD 09/15 07:30