作者MasterChang (我爱ASM)
看板Electronics
标题Re: [讨论] HDL有这种语法?
时间Thu Sep 13 10:08:55 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: ※ 引述《MasterChang (我爱ASM)》之铭言：
: : WAIT ON 信号1[,信号2,信号3,...]
: : WAIT 叙述可以合成，但与Sensitivity list俩者只能有一者存
: : 在，不然会有互相等待的情形
: : 信号名称'DELAYED(time) 表示产生一个time时间延迟的信号。
: : 这两个都是VHDL基本语法。
: 这列...最让我觉得奇怪..
: 我在想这该不会是testbench才可以用的模拟时的语法
: 哇~~所以真的可以合成就对了......真怪~~我真的没看过这种语法
Wait statement若後面Wait的条件是时间指定就不能合成。
'DELAYED(time)表示产生一个time时间延迟的信号，模拟是可以
，真实硬体谁知道会不会delay一个"time" 的时间。如果你看到
这叙述，通常是硬体spec.给的，如Tplh或Tphl...等这类东西。
写VHDL要从硬体设计角度来看合理性。要不然的话，我连飞碟都
能合成了！
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不要问我从哪来，我只是一个浪迹天涯的工程师....
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.132.23.74
※ 编辑: MasterChang 来自: 140.132.23.74 (09/13 10:12)
1F：→ zerocustom00:何必这麽认真的回应此兄台呢?!他老在基本款打转. 09/13 12:21
2F：→ MasterChang:我也是随便回回而已....XD 09/13 13:38
3F：推 pow:那...大家就随便看看吧:p 09/13 20:34
4F：推 crazysky0106: XD 09/15 07:30