作者MasterChang (我愛ASM)
看板Electronics
標題Re: [討論] HDL有這種語法?
時間Wed Sep 12 00:44:31 2007
※ 引述《CuckooBoy (阿書)》之銘言：
: 今天幫人看VHDL CODE...
: 這段沒看過........VHDL有這種語法???怎麼沒聽過XD???
: 支援嗎?我的意思..........WAIT ON與'DELAYED...
WAIT ON 信號1[,信號2,信號3,...]
WAIT 敘述可以合成，但與Sensitivity list倆者只能有一者存
在，不然會有互相等待的情形
信號名稱'DELAYED(time) 表示產生一個time時間延遲的信號。
這兩個都是VHDL基本語法。
: 因為它出現藍字...感到訝異
: WAIT ON Sys_clk'DELAYED (tIH);
: 另一個是...
: IF ((Sys_clk'EVENT AND Sys_clk = '0') or (Sys_clk'EVENT AND Sys_clk = '1')) THEN
正緣信號檢測---->|
|-->OR gate--->result
負緣信號檢測---->|
這樣的架構是可以合成硬體的！
: 他說這是廠商COPY給他的....
: 所以我想寫錯機會不大......難到可以這樣寫??
: 我記得一個PROCESS不是不能兩個觸發信號?
上面的語法跟觸發信號無關PROCESS觸發與否應列在Process的
Sensitivity list中，那些才是觸發Process的要件。想想DDR
是怎樣存取資料的？DDR 在每一個 Clock的上升緣和下降緣均
輸出資料喔！
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不要問我從哪來，我只是一個浪跡天涯的工程師....
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※ 編輯: MasterChang 來自: 140.113.22.98 (09/12 00:57)